Alphawave首款基于台积电2nm及CoWoS技术的UCIe IP子系统成功流片

6月5日消息，半导体IP公司Alphawave Semi 宣布其 UCIe IP 子系统成功流片，采用台积电2nm（N2） 工艺，支持 36G Die-to-Die 数据速率。该 IP 与台积电 的 Chip-on-Wafer-on-Substrate （CoWoS） 先进封装技术完全集成，为下一代小芯片（Chiplet）架构解锁了突破性的带宽密度和可扩展性。

这一里程碑建立在最近发布的 Alphawave Semi AI 平台的基础上，表明已准备好支持未来的分解式 SoC 和超大规模 AI 和 HPC 工作负载的纵向扩展基础设施。通过此次流片，Alphawave Semi 成为首批在 2nm 纳米片技术上实现 UCIe 连接的公司之一，标志着开放式小芯片生态系统向前迈出了重要一步。

Alphawave Semi 定制芯片和 IP 高级副总裁兼总经理 Mohit Gupta 表示：“我们很自豪能够在这个先进节点上通过第一个UCIe IP引领行业进入2nm时代。我们的 36G 子系统验证了一类新型的高密度、高能效小芯片连接，并为 64G UCIe 及更高级别铺平了道路，这对 AI 和高基数网络应用至关重要。”

Alphawave Semi 是业界首批采用台积电 2nm 工艺的 UCIe IP 子系统之一，可提供 36G 性能、11.8 Tbps/mm 带宽密度、超低功耗和延迟，以及实时每通道运行状况监控和全面可测试性等高级功能。符合 UCIe 2.0 标准，并支持多种协议，包括 PCIe®、CXL™、AXI、CHI 等，采用 Alphawave Semi 高度可配置且高效的流协议 D2D 控制器。

Alphawave Semi 正在推进关键生态系统合作，以实现突破性技术，利用基于 D2D 的开放小芯片互作性为行业推动更广泛的 AI 连接平台。Alphawave Semi 在台积电 2nm工艺上的 UCIe IP 肯定了其作为可扩展、开放式小芯片生态系统的主要推动者之一的地位。

台积电先进技术业务发展高级总监 Lipen Yuan表示：“我们与 Alphawave Semi 的最新合作突显了我们的共同承诺，即通过设计解决方案来推动高性能计算的进步，这些设计解决方案充分利用了台积电先进工艺和封装技术的性能和能效优势。 这一里程碑表明，我们与 Alphawave Semi 等开放创新平台®（OIP） 合作伙伴的密切合作如何能够快速 交付高级接口 IP 和定制芯片解决方案，以满足 AI 和云基础设施日益增长的需求。”

Alphawave Semi 已经在执行其计划，提供下一代 UCIe 解决方案，支持 64G UCIe，使 AI 和 HPC 客户能够在快速发展的小芯片驱动环境中处于领先地位。

编辑：芯智讯-林子