随着AI芯片对先进封装的需求持续攀升，台积电CoWoS的供应限制正促使部分芯片设计厂商将目光转向英特尔的EMIB-T先进封装技术。在近期的IMPACT 2026论坛上，Prismark首席顾问Yu-Po Wang在其“AI动态市场对先进封装供应链的影响”演讲中，讨论了AI驱动下封装产能约束与替代技术路线的市场格局。
虽然台积电的CoWoS与英特尔的EMIB同属2.5D先进封装范畴，但互连架构截然不同。CoWoS依赖大面积硅中介层（Interposer）承载多颗运算芯片与HBM，提供高密度互连；EMIB则在有机封装载板内嵌入小型硅桥，仅在需要高速互连的局部区域实现芯片间连接，无需整片硅中介层。EMIB-T在此基础上引入硅通孔（TSV），使电流可直接穿过硅桥垂直供电，缩短供电路径。
英特尔在ECTC 2026上披露的EMIB-T关键指标包括：第一层互连凸点间距缩小至25μm，封装尺寸扩展至120×120mm，单封装集成超过9倍光罩面积的计算与存储芯片，HBM4e传输速率超过12Gb/s，UCIe接口达64Gb/s。英特尔在IEEE论文中进一步指出，EMIB技术自2017年量产以来已在面板级（510mm×515mm）生产，理论上可支持240mm×240mm封装尺寸，等效硅面积超过40个光罩。
台积电先进封装技术暨服务副总经理何军此前在OCP APAC峰会上透露，5.5倍光罩尺寸CoWoS已实现量产，硅中介层加工及键合良率在多家AI客户产品上稳定在98%以上。台积电规划2028年量产14倍光罩版本，2029年前落地大于14倍光罩方案，可容纳10颗以上计算芯粒与20组以上HBM堆叠。
然而，良率突破并未消除交付瓶颈。何军指出，受制于HBM与ABF载板的供应紧缺，整体交付依然存在缺口。这一判断与Prismark演讲中关于供应链约束影响市场动态的主题相呼应。
Prismark在演讲中指出，AI处理器正越来越多地采用异构集成，包括Chiplet、2.5D/3D封装与HBM，这些趋势推动先进封装与高密度基板需求，同时供应链限制、制造复杂度与产能瓶颈正在影响投资策略。
从技术特性看，EMIB-T与CoWoS的适用场景存在差异。CoWoS的大面积硅中介层适合需要极高互连密度与带宽的旗舰AI加速器；EMIB-T的局部硅桥架构在成本与封装尺寸灵活性上具有优势，但互连密度受限于桥接区域。Intel在ECTC 2026上展示的EMIB-T能力已覆盖HBM4e集成，表明其正从“成本替代”向“性能竞争者”演进。
值得注意的是，台积电自身也在推进CoWoS-L等新架构以应对大封装尺寸下的翘曲与良率挑战。先进封装的竞争格局并非简单的路线替代，而更可能形成按芯片类型与性能需求分层的市场结构。
Prismark在演讲中强调的另一个维度是先进载板的供应能力。为适配5.5倍及后续14倍光罩规格的CoWoS封装，高阶ABF载板层数升级至18-20层，面向5.5倍光罩的基板尺寸可达100×100mm，大尺寸高层数基板的热压形变与微孔对位难度拖累良率。即便英伟达、AMD及云厂商通过长期协议锁定ABF产能至2028年，缺料焦虑仍未解除。
这意味着，无论是CoWoS还是EMIB-T路线，AI芯片的封装交付最终都受制于载板、HBM等上游环节的产能节奏。封装技术路线的竞争，实质上是在争夺有限供应链资源下的最优配置方案。
编辑：芯智讯-林子
