新思科技和台积电为万亿晶体管AI和多芯粒芯片设计铺平了道路

当地时间2024年9月25日，EDA及半导体IP大厂新思科技（Synopsys）宣布与晶圆代工龙头大厂台积电持续密切合作，基于台积电最先进的工艺和 3DFabric 技术，提供了先进的 EDA 和 IP 解决方案，以加速 AI 和多芯粒设计的创新。AI 应用中无休止的计算需求要求半导体技术跟上步伐。从行业领先的 AI 驱动型 EDA 套件（由 Synopsys.ai™ 提供支持以提高生产力和芯片结果），到促进向 2.5/3D 多芯粒架构迁移的完整解决方案，新思科技和台积电几十年来一直密切合作，为未来十亿到万亿晶体管的 AI 芯片设计铺平了道路。

台积电生态系统与联盟管理部负责人 Dan Kochpatcharin 表示：“台积电很高兴与新思科技合作，为基于台积电先进工艺和 3DFabric 技术的 AI 设计严格计算需求开发开创性的 EDA 和 IP 解决方案。我们在新思科技的 AI 驱动型 EDA 套件和经过硅验证的 IP 方面的最新合作成果，帮助我们的共同客户显著提高了他们的生产力，并为先进的 AI 芯片设计提供了卓越的性能、功耗和面积结果。”

Synopsys EDA 产品管理高级副总裁 Sanjay Bali 表示：“几十年来，新思科技一直与台积电密切合作，提供跨越台积电各代最先进节点的任务关键型 EDA 和 IP 解决方案。“这种合作伙伴关系有助于帮助我们的共同客户在 AI 时代加速创新，并推动半导体设计的未来。我们共同突破可能的界限，在性能、能效和工程生产力方面取得突破性进展。

Synopsys AI 驱动型 EDA 设计流程提升 PPA 和工程生产力行业

领导者已经接受了 Synopsys AI 驱动的 EDA 流程，这些流程由 Synopsys.ai 提供支持，用于其基于 N2 的先进芯片设计。

联发科技（MediaTek）公司副总裁 Ching San Wu 表示：“新思科技认证的 Custom Compiler 和 PrimeSim 解决方案提供了性能和生产力提升，使我们的设计人员能够满足基于 TSMC N2 工艺的高性能模拟设计的芯片需求。扩大与新思科技的合作，使我们能够充分利用其 AI 驱动流程的潜力，加速我们的设计迁移和优化工作，改进向多个垂直领域交付我们行业领先的 SoC 所需的流程。”

此外，新思科技正在与台积电合作开发新的背面布线功能，以支持新思科技数字设计流程中台积电的 A16 工艺，以解决配电和信号布线问题，以实现设计性能效率和密度优化。可互操作的工艺设计套件（iPDK）和 Synopsys IC Validator™ 物理验证运行集可供设计团队使用，以处理日益复杂的物理验证规则，并有效地将设计过渡到台积电 N2 技术。

为了进一步加速芯片设计，新思科技和台积电通过台积电的 Cloud Certification 在云端启用了 Synopsys EDA 工具，为共同客户提供云就绪的 EDA 工具，这些工具可提供准确的结果质量，并与台积电的先进工艺技术无缝集成。新思科技的云认证工具包括综合、布局布线、静态时序和功耗分析、晶体管级静态时序分析、定制实现、电路仿真、EMIR 分析和设计规则检查。

通过全面的 EDA 解决方案推进多芯粒创新，新思科技、Ansys 和台积电合作，利用各自的主要解决方案，通过全面的系统分析流程来应对多芯粒设计的复杂多物理场挑战。

基于新思科技3DIC Compiler 统一探索到签核平台的最新流程集成了 3DSO.ai，与用于数字和 3D 集成电路的 Ansys RedHawk-SC™ 电源完整性签核平台相结合，增强了热和 IR 感知时序分析。新思科技 3DIC 编译器是台积电认证的平台，支持 3Dblox，即台积电的 3DFabric，其中包括台积电SoIC（集成芯片上的系统）和 CoWoS 封装技术。

Ansys半导体、电子和光学业务副总裁兼总经理John Lee表示：“我们与新思科技和台积电的合作体现了我们对推动创新并实现AI和多芯粒芯片设计未来的共同承诺。我们正在共同应对多芯粒架构中固有的多物理场挑战，帮助我们的共同客户在新思科技设计环境中基于最新台积电技术实现芯片、封装和系统级效果的金牌签核精度。

通过经过硅验证的 IP降低风险

新思科技全面的多芯粒测试解决方案（可通过 Synopsys UCIe 和 HBM3 IP 获得）确保在制造测试和现场期间多芯粒封装的健康状况。通过与台积电合作，新思科技利用台积电的 CoWoS 中介层技术推出了一款测试芯片，该芯片完全支持测试、监控、调试和修复功能。诊断、可追溯性和任务模式信号完整性监控允许进行设计中、量产中、生产和现场优化，以实现预测性维护等目的。 UCIe PHY 的监控、测试和修复（MTR） IP 提供晶片、晶片间接口和多晶片封装级别的可测试性。

新思科技在 N3E 和 N5 工艺技术中的 UCIe 和 HBM3 IP 解决方案取得了多项硅成功，加速了 IP 集成并最大限度地降低了风险。新思科技UCIe IP 的最新开发工作速率高达 40G，无需额外面积即可实现最大带宽和能效，而 HBM4 和 3D I/O IP 解决方案则加速了 3D 堆叠晶片在台积电先进工艺上的异构集成。

编辑：芯智讯-浪客剑