英特尔研发全新内存架构XBM，目标2030年商用

随着AI芯片需求暴增，现有的HBM（高频宽内存）面临缺货、价格高昂及高功耗等挑战，业界甚至开始寻求LPDDR作为替代方案。

英特尔近日公布了一项新的专利，披露了一种名为XBM（Cross-Batch Memory，跨批次内存）的新型高带宽内存架构。该技术旨在解决当前AI加速器面临的“内存墙”瓶颈，并被定位为未来HBM4的潜在替代方案，有望在封装成本、带宽密度和集成灵活性上实现突破，瞄准2030年之后的商业化市场。

最新专利显示，XBM的核心优势在于采用了1T1C（一晶体管一电容）的后端DRAM技术。这项技术将晶体管制作于后段制程（BEOL）的金属层中，而非传统的前端硅晶圆上。这种设计大幅提升了芯片的面积利用率，从而释放更多空间来增加硅通孔（TSV）的密度，带来显著的带宽和存储密度提升。

在技术规格方面，每个XBM裸晶的容量在0.5GB至5GB之间，可进行8层或16层堆叠。其中，通道运行频率为2GHz，每个子通道包含12个数据块，所以8层堆叠的XBM，总共可提供多达96个数据块（Datablock）。而16层堆叠（16-high）方案则可提供高达192个数据内存块。

针对多层堆叠带来的良率挑战，XBM还内建了强大的修复机制，包括内置自检（BIST）、冗余和修复能力（如备用通道），旨在封装完成后仍能进行修复，提升整体良率。

此外，XBM最显著的变化在于其互连方式。与依赖昂贵硅中介层和超宽并行接口的传统HBM不同，XBM计划使用通用小芯片互连 express（UCIe）这一开放标准进行连接。根据专利描述，XBM的UCIe I/O模块运行速度最高可达 32 GT/s。这一设计使XBM成为原生的小芯片（Chiplet）设计，有望简化封装流程、降低制造成本。

△基础芯片平面图标注UCIe模块、BISR/解码/调试区域，以及用于修复的备用通道

需要指出的是，英特尔的XBM专利申请的大部分内容并不涉及存储单元，而是如何安装它。英特尔详细介绍了封装内存（MoP）和“反向上悬”结构，旨在削减堆栈的Z高度——传统MoP可增加300至350微米（微米）——同时去除通常用于控制变形和直接从电压调节器供电DRAM电源所需的加强件，进一步优化成本和尺寸。

△封装内存横截面，芯片堆叠位于SoC模块两侧

与目前主流的HBM不同，XBM是一项面向未来的技术。报道普遍认为，XBM的商业化时间点预计在2030年之后，届时将可能与HBM5、HBM6等产品竞争。值得注意的是，XBM与英特尔此前宣布与软银旗下SAIMEMORY合作开发的ZAM（Z-Angle Memory）是两个不同的独立项目。这显示出英特尔至少在同步探索两条不同的未来内存技术路线。

需要说明的是，XBM目前仅是一项专利申请，于2024年12月提交，距离成为最终产品还有相当距离。该技术仍需在制造可行性、成本效益及生态系统支持等方面得到验证。

编辑：芯智讯-浪客剑