JEDEC通过SPHBM4标准：信号引脚减少75%，传输速率提升至4倍

随着人工智能（AI）与高性能计算（HPC）对高带宽内存（HBM）的需求持续暴增，高昂的成本与封装技术限制已成为产业发展的重大瓶颈。为了解决此问题，固态技术协会（JEDEC）已于6月21日正式通过了全新内存标准“SPHBM4”，有望成为更具成本效益的理想替代方案。

目前，几乎所有最新的AI 与HPC芯片都搭配采用了某种形式的HBM，顶级解决方案更已开始采用最新的HBM4 甚至HBM4E 设计。然而，随着高阶DRAM晶圆的短缺问题持续存在，HBM 依赖先进封装技术所带来的成本与价格飙升，已成为扩大产能的主要障碍。尽管业界曾讨论过HBF、ZAM 与3D 堆叠NAND Flash等替代方案来规避这些问题，但目前均尚未达到商业化阶段。

JEDEC 指出，经过DRAM小组委员会（JC-42.2）的广泛讨论后，最新通过的SPHBM4 标准中的SP代表“标准封装（Standard Package）”，其核心理念在于维持现有HBM4 性能的同时，改用标准封装结构，从而大幅降低制造商对昂贵且复杂的先进封装解决方案的依赖。

在技​​术规格上，SPHBM4 将信号引脚数量大幅减少至原来的四分之一（从标准的2048个减少至512个），而为了弥补引脚减少可能带来的性能损失，该标准将信号传输速率提升了四倍（频率达16 GHz，传输速度达32 Gbps），成功在标准基板上达到了HBM 等级的带宽。此外，存储芯片与计算芯片之间的连接距离被拉长至20 毫米，这项物理结构的改变进一步优化了封装内部的散热管理能力。

随着SPHBM4 的推出，也为未来的封装技术发展铺路。研究分析师指出，该标准极具潜力与未来的“玻璃基板”技术进行整合。玻璃基板相较于现有基板技术，具备更高的热稳定性、更佳的平整度以及更精细的布线能力。一位市场人士强调，如果玻璃基板成为大型封装的基础，SPHBM4 就是让HBM 等级存储器能更经济地配置其中的关键标准。

随着玻璃基板预计在未来几年内进入试产，并有望于2030 年左右实现真正的商业化，SPHBM4 的价值将与大型封装需求的增长同步攀升。整体来说，SPHBM4 标准的问世为当前HBM 市场提供了一个低成本且效益的解决方案。通过四倍的信号速度与更佳的散热管理，SPHBM4 成功降低了高阶存储的采用门槛而不牺牲关键频宽。这不仅有望缓解当前的高性能存储芯片短缺危机，更将为未来打造更具扩展性、更具成本效益的AI 系统奠定坚实基础。

编辑：芯智讯-林子