Cadence宣布收购Rambus SerDes和内存接口PHY IP
当地时间7月20日，EDA大厂Cadence和半导体IP提供商Rambus宣布，双方已就 Cadence 收购 Rambus SerDes 和内存接口 PHY IP 业务达成最终协议。Rambus 将保留其数字 IP 业务，包括内存和接口控制器以及安全 IP。预期的技术资产购买还将为Cadence带来在美国、印度和加拿大经过验证且经验丰富的 PHY 工程团队，进一步扩大 Cadence 领域丰富的人才基础。
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持续采购先进EDA工具，联电发力先进封装
6月26日，晶圆代工厂联电发布公告称，将以新台币3.85亿元向西门子电子设计自动化公司（以下简称“西门子EDA”）取得研发生产软件。预计这将提供联电在晶圆堆叠（wafer-on-wafer）和芯片晶圆堆叠（chip-on-wafer）技术提供的3D IC规划及组装验证方案。换句话来说，联电也将具备2.5D、3D IC与扇出型晶圆级封装能力，以满足客户先进封装之需求。
2022年半导体IP市场：Arm以41.1%份额居第一，Alphawave增速高达94.7%！
半导体IP研究机构IPnest于2023年4月发布了“设计IP报告”。设计IP收入在2021年达到55.6亿美元之后，在2022年继续增长了20.2%达到了66.7亿美元。2021年的增速为19.4%，2020年的增速是16.7%。
Chiplet渐成主流，半导体行业应如何携手迎挑战、促发展？
相比传统的系统级芯片(SoC)，Chiplet 能够提供许多卓越的优势，如更高的性能、更低的功耗和更大的设计灵活性。因此，半导体行业正在构建一个全面的 Chiplet 生态系统，以充分利用这些优势。随着异构集成(HI)的发展迎来了巨大挑战，行业各方携手合作发挥 Chiplet 的潜力变得更加重要。前段时间，多位行业专家齐聚在一场由 SEMI 举办的活动，深入探讨了如何助力 Chiplet 生态克服发展的挑战。
Cadence推出Allegro X AI：旨在加速PCB设计流程，可将周转时间缩短10倍以上
2023年4月7日，美国EDA大厂Cadence（楷登电子）今日宣布推出 Cadence® Allegro® X AI technology，这是 Cadence 新一代系统设计技术，在性能和自动化方面实现了革命性的提升。这款 AI 新产品依托于 Allegro X Design Platform 平台，可显著节省 PCB 设计时间，与手动设计电路板相比，在不牺牲甚至有可能提高质量的前提下，将布局布线（P&R）任务用时从数天缩短至几分钟。
今年营收将突破40亿美元！Cadence：生成式AI助力客户提升效率
美国电子设计自动化(EDA)工具与半导体IP领先供应商Cadence于美股周一(2月13日)盘后公布2022年第四季(截至2022年12月31日为止)财报。
联电宣布携手Cadence共同开发3D-IC混合键合参考流程
2月1日消息，晶圆代工大厂联电与EDA大厂Cadence于今日共同宣布，以Cadence Integrity 3D-IC 平台为核心的3D-IC 参考流程，已通过联电晶片堆叠技术认证，助力产业加快上市时间。
联发科鸿海积极布局EDA，台积电2nm将采用GAAFET架构的美商EDA软件
9月5日消息，随着美国对华限制可用于GAAFET的EDA 设计工具，凸显EDA 在芯片设计关键角色。由于目前EDA 产业高度集中，前三大厂商以美商为主。预计台积电2nm制程也将采用美商针对GAAFET 架构的EDA软件。另据台媒报道，包括联发科、鸿海旗下工业富联等，也积极布局EDA 工具。
适合中国EDA发展的道路思考
放眼世界，我们面对的是百年未有之大变局，而半导体行业又挺立在大变局的潮头，成为大国竞争力的焦点。
谷歌、英伟达及EDA厂商纷纷下场，AI如何改变芯片设计？
芯片设计既是一门艺术，也是一项极为复杂的工程，并且设计的风险和研发成本也越来越高昂。
传美国将对华断供GAA技术相关的EDA工具
8月3日消息，据外媒Protocol报道，美国准备对用于设计半导体的特定类型EDA软件实施新的出口限制。据悉，该软件是设计和制造最先进的人工智能芯片至关重要的下一代技术。
Cadence通过面向TSMC先进工艺的PCIe 5.0 PHY和控制器IP规范合规性认证
中国上海，2022年6月23日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布，其面向 TSMC N7、N6 和 N5 工艺技术 PCI Express®（PCIe®）5.0 规范的 PHY 和控制器 IP 在 4 月举行的业界首次 PCIe 5.0 规范合规认证活动中通过了 PCI-SIG® 的认证测试。Cadence® 解决方案经过充分测试，符合 PCIe 5.0 技术的 32GT/s 全速要求。该合规计划为设计者提供测试程序，用以评估系统级芯片（SoC）设计的 PCIe 5.0 接口是否会按预期运行。
