3月21日消息,EDA大厂Cadence宣布与Arm合作,提供基于小芯片(Chiplet)的参考设计和软件开发平台,以加速软件定义车辆(SDV)的创新。该汽车参考设计最初用于先进驾驶辅助系统(ADAS)应用,定义了可扩展的小芯片构架和界面互通性,以促进全产业的合作并实现异质整合、扩展系统创新。
3月21日消息,在英伟达GTC 2024大会的第二天,英伟达创始人兼CEO黄仁勋举行了记者会,历时一个半小时。期间,中美关系对于英伟达的影响,以及供应链问题成为全场关注的焦点。黄仁勋强调,在中美对抗升温之际,英伟达将确保“理解政策并遵守”,同时在供应链“创造更多弹性”。同时,他也认为,被迫放弃与台积电和亚洲制造业合作的可能性很低。
1月30日消息,NAND Flash控制芯片大厂群联电子宣布,日前已成功采用 Cadence Cerebrus智能芯片设计工具(Intelligent Chip Explorer)和完整的Cadence RTL-to-GDS数字化全流程,优化其下一代12nm制程NAND Flash存储控制芯片。
2024年1月12日消息,芯片设计服务大厂创意电子近日宣布,已成功于先进FinFET制程上实现复杂的3D堆叠芯片设计并完成投片,而该设计采Cadence Integrity 3D-IC平台,于复晶接合(flip-chip)封装的晶圆堆叠(WoW)结构上实现Memory-on-Logic三维芯片堆叠配置。
当地时间7月20日,EDA大厂Cadence和半导体IP提供商Rambus宣布,双方已就 Cadence 收购 Rambus SerDes 和内存接口 PHY IP 业务达成最终协议。Rambus 将保留其数字 IP 业务,包括内存和接口控制器以及安全 IP。预期的技术资产购买还将为Cadence带来在美国、印度和加拿大经过验证且经验丰富的 PHY 工程团队,进一步扩大 Cadence 领域丰富的人才基础。
6月26日,晶圆代工厂联电发布公告称,将以新台币3.85亿元向西门子电子设计自动化公司(以下简称“西门子EDA”)取得研发生产软件。预计这将提供联电在晶圆堆叠(wafer-on-wafer)和芯片晶圆堆叠(chip-on-wafer)技术提供的3D IC规划及组装验证方案。换句话来说,联电也将具备2.5D、3D IC与扇出型晶圆级封装能力,以满足客户先进封装之需求。
半导体IP研究机构IPnest于2023年4月发布了“设计IP报告”。设计IP收入在2021年达到55.6亿美元之后,在2022年继续增长了20.2%达到了66.7亿美元。2021年的增速为19.4%,2020年的增速是16.7%。
相比传统的系统级芯片(SoC),Chiplet 能够提供许多卓越的优势,如更高的性能、更低的功耗和更大的设计灵活性。因此,半导体行业正在构建一个全面的 Chiplet 生态系统,以充分利用这些优势。随着异构集成(HI)的发展迎来了巨大挑战,行业各方携手合作发挥 Chiplet 的潜力变得更加重要。前段时间,多位行业专家齐聚在一场由 SEMI 举办的活动,深入探讨了如何助力 Chiplet 生态克服发展的挑战。
2023年4月7日,美国EDA大厂Cadence(楷登电子)今日宣布推出 Cadence® Allegro® X AI technology,这是 Cadence 新一代系统设计技术,在性能和自动化方面实现了革命性的提升。这款 AI 新产品依托于 Allegro X Design Platform 平台,可显著节省 PCB 设计时间,与手动设计电路板相比,在不牺牲甚至有可能提高质量的前提下,将布局布线(P&R)任务用时从数天缩短至几分钟。
美国电子设计自动化(EDA)工具与半导体IP领先供应商Cadence于美股周一(2月13日)盘后公布2022年第四季(截至2022年12月31日为止)财报。
2月1日消息,晶圆代工大厂联电与EDA大厂Cadence于今日共同宣布,以Cadence Integrity 3D-IC 平台为核心的3D-IC 参考流程,已通过联电晶片堆叠技术认证,助力产业加快上市时间。
9月5日消息,随着美国对华限制可用于GAAFET的EDA 设计工具,凸显EDA 在芯片设计关键角色。由于目前EDA 产业高度集中,前三大厂商以美商为主。预计台积电2nm制程也将采用美商针对GAAFET 架构的EDA软件。另据台媒报道,包括联发科、鸿海旗下工业富联等,也积极布局EDA 工具。