台积电2026中国技术论坛讲了些什么？

6月25日，台积电在上海国际会议中心举办2026年中国技术论坛，向客户和合作伙伴分享了最新技术研发进展与行业洞察。与往年一样，本次活动为内部闭门交流形式，没有安排媒体现场参与及发布会环节。不过，对于此次论坛分享的主要内容，台积电向芯智讯提供了官方的新闻稿。

以下为具体内容（略有修改）：

一、市场展望：今年半导体市场将突破1万亿美元

智能革命的序幕正在揭开。人工智能（AI）正从生成式 AI（Generative AI）和代理式 AI（Agentic AI）向物理 AI（Physical AI）演进，而这一切皆由先进半导体技术无与伦比的性能与能效驱动。此前预测认为，半导体市场将在 2030 年达成 1 万亿美元的里程碑；但现在台积电预计，半导体市场将在今年突破 1 万亿美元，并在 2030 年达到 1.5 万亿美元。

这一市场增长主要来自高性能计算（HPC）和 AI 领域，占整体市场的 55%，智能手机约占 20%，汽车与物联网各占约 10%。

随着 AI 从训练阶段（即模型学习阶段）走向广泛应用，推理（即利用训练好的 AI 进行预测或生成内容）的重要性日益提升。AI 所产生的大语言模型处理文本词元（token），例如句子中的词语或图片中的像素等，能够提升生产力并创造更多价值，进而推动对 AI 系统的进一步投资。这一正向循环将促进市场持续增加对支撑 AI 发展的半导体产品的需求。

二、先进逻辑技术

2纳米家族创新

N2 已于 2025 年第四季度进入量产；N2P 则按计划于 2026 年下半年投入量产；搭载超级电轨的 A16 预计于 2026 年下半年生产就绪。超高性能三层金属-绝缘体-金属（ultra-high performance 3-plate metal-insulator-metal，UHP3MIM）电容密度超过 500fF/μm2，将提升 AI/HPC 产品的电源完整性。N2X 与 N2U 完成 PPA 优化后将分别计划于 2027 年和 2028 年量产。

o N2U 是 N2P 的延伸技术，通过设计与技术协同优化，为 AI/HPC 和智能手机应用提供均衡的选择。

o 相较于 N2P，N2U 可使速度提升 3~4%，功耗降低 8~10%，逻辑密度提升达3%。

超越 N2 的技术创新

晶体管架构已从平面结构演进至 FinFET，目前正进一步迈向纳米片结构。在纳米片之后，垂直堆叠的 nFET 与 pFET，即互补场效应晶体管技术（CFET），有望成为未来的微缩候选方案。

o 近期，台积电展示了全球最小的可运行 6T SRAM 存储单元，相比采用相近设计规则的传统纳米片设计，其占用面积（footprints）缩小约 30%。

o 此外，台积电还展示了包含约 1,000 个晶体管的 CFET 环形振荡器（ring oscillators）。

三、TSMC 3DFabric® 技术

CoWoS 技术是 AI 训练和推理的关键推动力

今年，台积电宣布全球最大的 5.5 倍光罩尺寸 CoWoS 已进入量产，良率超过 98%。未来五年，CoWoS 技术将逐年迭代并扩大尺寸，以整合更多逻辑和 HBM 晶粒。

o 可整合 20 个 HBM 的 14 倍光罩尺寸 CoWoS 将于 2028 年量产。

o 可整合 24 个 HBM、超过 14 倍光罩尺寸的版本预计于 2029 年准备就绪。

四、系统级晶圆（TSMC-SoW™）技术

SoW 是一项创新的晶圆级整合技术，能够整合逻辑与 HBM 晶粒，以满足 AI 训练对运算能力日益增长的需求。SoW 可将中介层尺寸扩展至超过 40 倍光罩尺寸，支持多达 64 个 HBM 和 16 个运算芯片的集成，并为实现完整的系统整合提供极佳的替代平台。

用于逻辑晶粒整合的 SoW-P 自 2024 年起开始量产。更先进的 SoW-X 技术可整合逻辑与 HBM 晶粒，预计于 2029 年就绪。

五、TSMC-SoIC®技术

相比采用 2.5D 互连的 CoWoS，具备 3D 互连的 SoIC 可提供 56 倍的互连密度和 5 倍的功耗效率。采用 9μm 键合间距的 N7 对 N7 SoIC 自 2023 年起开始量产，6μm 键合间距版本于 2025 年进入量产。SoIC 技术将持续微缩，计划于 2028 年实现 6μm 键合间距的 N2 对N2 堆叠量产，并于 2029 年实现 4.5μm 键合间距的 A14 对 A14 堆叠。

六、紧凑型通用光子引擎（COUPE™）技术

COUPE 是实现共封装光学（CPO）的核心解决方案。与传统铜线相比，基板上搭载 COUPE 的 CPO 可提供 4 倍的功耗效率且减少 90%的延迟。将 COUPE 技术应用于中介层，性能可进一步提升，实现 10 倍的功耗效率，并减少 95%的延迟。

全球首款搭载 COUPE 技术的 200Gbps 微环调制器（MRM）将于 2026 年进入量产。采用COUPE 技术的 MRM 在优异的制程控制下，误码率低于 1E-08。此外，台积电将持续扩展该技术，以实现 400Gbps 调制器、多波长技术和多列光纤阵列单元，并于 2030 年实现 4Tbps/mm 的带宽密度。

七、特殊制程技术

台积电的先进汽车技术包括：

o N3A 是目前汽车领域中最先进的逻辑制程，预计有超过 10 个新设计定案（tape-outs）；N3A 已于 2025 年第四季度完成汽车应用认证。

o N2P“Auto-Use”制程设计套件（PDK），支持自动驾驶汽车及新兴物理 AI 应用的启动设计程序。

o 基于 N2P 的 N2A 是首个应用于汽车领域的纳米片技术，预计于 2028 年第一季度完成认证。

业界领先的先进射频（RF）技术包括：

o N4CRF 是目前最先进的 RF CMOS 技术。与 N6 RF+相比，N4CRF 可为智能手机和 AI 驱动眼镜等数字密集型（digital-intensive）RF SoC 产品降低 39%的功耗，并缩小 33%的面积。

• 新开发的功能包括 0.5V 标准单元、提升 15% fmax 的高增益 FET，以及降低 30%噪声的低噪声 FET。

非易失性存储器技术正向 MRAM 和 RRAM 演进，从 40/28/22 纳米持续微缩至 16/12 纳米：

o 40/28/22 纳米的 RRAM 自 2022 年开始量产。

o 12 纳米的 RRAM 已准备推进客户设计定案。

o 28/22 纳米的 RRAM 已通过 Automotive Grade-1 认证。12 纳米 RRAM Auto预计于 2026 年底推出。

o 22 纳米的 MRAM 已量产，16 纳米 MRAM 已准备推进客户设计定案。

o 旨在提升逻辑密度和效能的 12 纳米 MRAM 正处于开发阶段，预计于 2026 年底准备就绪。

在显示技术方面，台积电宣布推出业界首个 FinFET 高压平台，用于可折叠/轻薄 OLED 和 AR 眼镜：

o 与 N28HV 相比，N16HV 预计可将栅极密度提高 41%，并为高端智能手机降低 35%的功耗。

o N16HV 还可为近眼显示引擎背板提供技术平台，与 28 纳米相比，可缩小40%的芯片面积并降低 20%的功耗。

八、卓越制造

为支持客户对 AI 和 HPC 的强劲需求，台积电持续加速晶圆厂扩建：

o N2/A16 产能预计将快速爬坡，2026 年至 2028 年实现 70%的年复合增长率。

o 2022 年至 2027 年，台积电正以 25%的年复合增长率扩充 N3 和 N5 制程产能，以支持客户的业务增长。

o 得益于研发与制造部门之间紧密的团队合作，台积电预计 N2 第一年的晶圆产量将比 N3 同期高出 45%。

o 2022 年至 2026 年，台积电客户对 AI 加速器（AI accelerator）的需求量增长了 11 倍，对大晶粒芯片晶圆（large die wafer）需求增长 6 倍。

o 台积电也正积极扩充 CoWoS 和 SoIC 产能，2022 年至 2027 年年复合增长率将超过 80%，以满足强劲的 AI 应用需求。

从 2017 年至 2024 年，台积电平均每年建设四期新的晶圆厂。在 2026 年，台积电加快了产能扩建的步伐，计划建设九期新的晶圆厂。在中国大陆，台积电将持续提供 16 和 28 纳米的产能，以支持各行业的客户创新。

在绿色制造方面，台积电已承诺通过以下目标和举措，以负责任且可持续的方式创新：

o 净零排放：台积电承诺遵循科学碳目标（SBTs）及绝对减排措施，于2050 年实现净零排放。2025 年，台积电实现了减排 380 万公吨二氧化碳当量。

o 资源循环：台积电将持续研发并导入新废弃物资源化技术，目标是到2030 年实现 70%的厂内资源回收率。2025 年，台积电通过启用零废制造中心和特种化学品再利用，实现了 33%的厂内资源回收率。

o 水管理：台积电目标通过区域解决方案，到 2040 年实现 100%水资源正效益，包括水源管理、再生水、海水淡化等等。2025 年，台积电实现了20%的水资源正效益和 18%的再生水利用率。

编辑：芯智讯-浪客剑