传英伟达将自研HBM Base Die：3nm制程，最快2027年试产

8月18日消息，据台媒《工商时报》报道称，人工智能（AI）芯片大厂英伟达已经启动下一代高带宽内存HBM底层芯片（ Base Die）的自研计划，并且未来英伟达无论需要家供应商的HBM，其底层的逻辑芯片都将采用英伟达的自研方案，预计首款产品将使用3nm制程打造，最快将于2027年下半年开始试产。

目前在HBM市场上，SK海力士、三星、美光等头部供应商的HBM都搭载的是自己的基于DRAM制程的Base Die，但是随着进入到HBM4，传输速率提升到10Gbps以上，Base Die就需要使用先进的逻辑制程，生产也必须依靠如台积电等晶圆代工厂，包括12nm或更先进节点。

尽管相关供应链主导权目前仍掌握在SK海力士等头部DRAM厂商手中，但他们都已透露未来将导入晶圆代工等级的逻辑制程的Base Die进入到HBM当中，以提升产品性能与能耗比。

对此，市场人士指出，存储器厂商在复杂的Logic Base Die IP与ASIC设计能力方面相对较弱。若HBM要整合UCIe接口与GPU、CPU连结，在Logic Base Die的设计上难度将大幅增加。因此，英伟达将会自研HBM4所需的Logic Base Die的计划，这也被解读为抢攻ASIC市场的策略，也希望藉由NVLink Fusion开放架构平台来提供客户更多模块化选择，进一步强化对整体生态系的掌控优势。

目前，虽然英伟达积极布局，SK海力士也已经率先向主要客户提供新一代12层堆叠的HBM4样品，并已经结合先进的MR-MUF封装技术，容量可达36GB，带宽更高达每秒突破2TB，相较前一代HBM3E带宽提升超过60%，持续巩固其在AI存储器市场的领导地位。

但市场人士认为，此前很多客户为了避免过度受制于英伟达高昂的GPU成本，这才推动了面向AI的ASIC加速器市场逐渐蓬勃发展了起来。所以，英伟达自研HBM Base Die，如果客户采用英伟达的AI解决方案，又会加大对于英伟达的依赖，因此接下来未必能获得业者青睐，有机会改变ASIC的发展态势。因此，整体发展情况还还有待进一步的观察。

总体来说，随着英伟达拟自制HBM的Base Die计划的发展，以及SK海力士加速HBM4的量产，HBM4正迈向更高速、更高堆叠、更复杂封装整合的新局面。 HBM市场将迎来新一波的激烈竞争与产业变革。在此变革中，台积电、三星等先进逻辑制程代工厂商都将会受益。

编辑：芯智讯-浪客剑