三星将LPDDR5速率提高到12.7Gb/s

2月22日消息，三星电子近日在国际固态电路会议 （ISSCC） 上引入了 LPDDR5 规范的另一项扩展，将数据传输速率提高到 12,700 Mb/s （12.7 Gb/s），成为了全球速度最快的 LPDDR5  DRAM。为了提高速度，三星在其 DRAM 芯片（称为 LPDDR5-Ultra-Pro DRAM）中添加四相自校准和交流耦合收发器均衡等技术。

世界上最快的LPDDR5X

三星推出的数据传输速率为 12,700 Mb/s的 LPDDR5X 是一款 16 Gb DRAM芯片，行业标准电压为 1.05V，采用该公司的第 5 代 10nm级 DRAM 制造工艺制造。考虑到三星在 2023 年宣布推出 24 Gb LPDDR5X DRAM，然后在 2024 年推出 32Gb LPDDR5X DRAM，16 Gb 的设备容量在移动设备方面可能并不太令人印象深刻。但是，对于不需要最高内存密度的应用程序，16 Gb 可能是一个相当不错的容量。这也许就是三星的 ISSCC 论文提到 AI、AR、VR 和服务器应用程序的原因，而该公司的演示文稿提到了针对 PC 和边缘服务器LPCAMM2模块。

LPDDR5 规范于 2019 年推出，计划将数据传输速率扩展到 6,400 Mb/s。2021 年，JEDEC 发布了该规范的扩展版本——称为 LPDDR5X——将速度提高到 8,533 Mb/s。但这至少对一些LPDDR5X用户来说还不够，因此美光、三星和 SK 海力士在 2023 年进一步将 LPDDR5X 的数据传输速率提高到 9,600 Mb/s，然后三星紧随其后在 2024 年达到 10,700 Mb/s（尚未发货）。现在，三星又迈出了一步，推出了数据传输速率为 5 Mb/s 的 LPDDR 12,700-Ultra-Pro 内存。

要实现如此高的数据传输速率，需要三星实现四相自校准环路和 AC 耦合收发器均衡。这两项功能未在 LPDDR5X 规范中定义，是供应商特定的电路级设计技术，用于满足或超过官方 JEDEC LPDDR5X 数据速率和功率要求。

四相自校准回路

四相自校准环路是一种基于电路的解决方案，可确保四个内部时钟相位（0°、90°、180° 和 270°）在高速存储器接口中保持正确对齐。在 LPDDR5X DRAM 中，时钟信号被分割和分配以创建这四个阶段，这些阶段以数 Gb/s 的速度驱动数据传输。即使这些相位之间有轻微的不匹配（称为相位偏斜），也会影响时序裕量并降低性能。校准回路测量每对相位（例如，0° 与 180°、90° 与 270°）并自动补偿任何偏移。

三星的四相自校准回路实施使用两个校准步骤：翻转和取消翻转。通过翻转馈送到被测电路的信号（例如，交换 0° 和 180°）并将结果与未翻转的测量值进行比较，校准逻辑可以隔离并校正真正的 clock-phase 错位。然后，应用最终的校准代码以根据需要移动或调整每个相位，以保持芯片内部干净、均匀分布的 clock edges 。

交流耦合收发器均衡

在高速数据传输速率下，信号容易沿信道衰减和码间干扰 （ISI）。交流耦合收发器均衡解决了高速 DRAM 组件中的信号问题：在高电平上，它增强了时钟信号，均衡了接收器，并预先加重了发射器。

三星的实现涉及三个互补模块：时钟缓冲器中的 AC 耦合升压器 （ACCB）、接收端的 AC 耦合均衡器 （ACCE） 和发送端的 AC 耦合预加重 （ACCP）。每个 Alpha 都在 path 中的各个点应用额外的高频增益，确保恢复衰减的 clock edges 并保持 timing 完整性。根据三星的说法，净效应是每个引脚的速度超过 10,000 Mb/s 的数据传输和接收更加稳健。

测量

根据该公司自己的测量结果，三星的 LPDDR5-Ultra-Pro DRAM 内存芯片在 12,700 Mb/s 的最大速率下可在 1.05 伏电压下可靠运行。根据三星进行的测量，即使在 10,700 Mb/s 的速度下，它也能保持 0.9 伏以上的稳定性。峰值速度下的读取和写入裕量分别为 0.71 和 0.68 个单位间隔，显示出强大的信号完整性。这些值证实了三星校准和均衡技术的有效性。

编辑：芯智讯-林子