近期，中国科学院微电子研究所宣布建立DUV光刻下的堆叠纳米片沟道GAA（全环绕栅极）CMOS集成先导工艺，完成了CMOS器件研发，通过集成工艺优化，实现了器件开关电流比突破50万倍，理论上为我国通过DUV光刻解锁3纳米及以下先进工艺打开了一个“理论窗口”。
不过，有半导体行业分析师指出，这一突破主要解决的是前道（FEOL）晶体管成型问题，中道（MEOL）金属互连与后道（BEOL）M0布线的物理瓶颈依然难以跨越，实际芯片密度预估最高仅能达到5纳米等效水平。
为什么GAA能用DUV“换性能”？
全新的GAA晶体管架构与传统FinFET晶体管的核心区别在于栅极对电流通道的控制方式。FinFET的栅极从三面接触鳍状通道，而GAA的栅极从四面八方将通道完全包裹。形象地来说，FinFET如同用两根手指捏住水管，GAA则像是用整只手攥住水管，几乎杜绝了漏电的可能。
中科院此次开发的新型GAA晶体管开关电流比超过50万倍，意味着开启状态下的电流是关闭状态的50万倍以上。假设开启电流为1毫安（mA），那么关闭电流仅为2纳安（nA），开关电流比达到50万倍，属于相当优秀的水平，说明栅极对通道的控制非常严密，关闭时几乎把电流“掐断”了，展现出极强的电气控制能力。
这一性能优势如何转化为DUV光刻3nm的“可行性”？关键在于间距放宽。DUV光刻机的分辨率本不足以直接刻画3纳米级电路，常规做法是依赖多重曝光和浸没式DUV，量产的极限大约落在7纳米级别。
但GAA架构拥有更强的栅极控制能力，允许设计者在适当放宽晶体管间距（Fin pitch） 的情况下，依然保持与更密集FinFET设计相当的电气性能。这相当于用架构创新换取了光刻精度的余量，为DUV路线打开了一条理论上通往更先进节点的通道。
MEOL与BEOL为何会是“硬关卡”？
芯片制造分为三个阶段：前道（FEOL）负责形成晶体管本身，中道（MEOL）负责制作连接晶体管的金属接触，后道（BEOL）负责构建多层金属互连网络。
中科院的GAA突破集中在FEOL环节。然而，MEOL的接触孔蚀刻与金属填充、BEOL最底层M0布线的制造，并不会因为晶体管本身性能的提升而自动变得更容易。
半导体分析师“aog T”指出，“MEOL接触沟槽/孔和BEOL M0”是最持续性的挑战，因为这些工艺无法从GAA晶体管的改进中获益。
更具体地说，即便FEOL的鳍间距可以放宽，多晶硅间距（poly pitch）依然受制于MEOL的复杂度。这意味着，晶体管层面的“松绑”并不能直接兑换为整体芯片密度的等比例提升。
尽管存在上述限制，分析师“aog T”仍给出了一条在约束条件下的优化路径。
假设FEOL鳍间距因GAA而得以放宽，设计者可以通过减少M0金属层的轨道数来压缩逻辑单元高度。具体而言，将M0从5轨道（N+3）缩减至4轨道，逻辑单元高度得以降低，从而提升整体密度。
“aog T”表示，在这一假设下，该技术可以实现G57H198或G54H198的逻辑单元布局，对应的晶体管密度约为137.8 MTr/mm²。这一密度水平大致相当于台积电5纳米节点的密度等级。
显然，在“aog T”看来，即便中科院的新型GAA晶体管在FEOL层面表现出色，但受限于MEOL和BEOL的物理瓶颈，实际芯片密度也仅能“勉强触及”5纳米等级。
产业意义重大
中科院的这项研究成果的产业意义需要放在美国出口管制持续收紧、中国无法获取EUV光刻机的背景下理解。
当前，DUV仍是中国半导体产线的主力工具，产业界普遍认为其量产极限在7纳米级别。但中科院的研究表明，通过底层的晶体管架构创新，可以使得DUV的物理极限可以被“再榨出”一些空间，至少从理论层面验证了继续向更先进的3纳米节点逼近的可行性。
但技术可行性 ≠ 量产实现能力。中科院微电子所目前披露的是一个基于DUV的堆叠纳米片GAA CMOS早期工艺集成流程，而非完整的3纳米级制造工艺。不过，中科院微电子所此前已在GAA领域有多年积累，包括FishboneFET、TreeFET等器件研究，此次的研究工作是在既有基础上的延续。
编辑：芯智讯-浪客剑
