在近日于台北举行的“Memory Executive Summit”活动上，三星电子的高管公布了其下一代高带宽内存HBM5的开发目标：相较HBM4E实现性能翻倍，同时每瓦性能提升20%，热阻降低20%。
三星电子DS部门存储器事业部产品企划团队负责人Choi Jang-seok（崔昌锡）在主题演讲中介绍了这一路线图。HBM5作为第八代高带宽内存，将采用三星自家2纳米代工工艺制造基础芯片（Base Die），相比HBM4/HBM4E使用的4纳米工艺实现制程升级。
在HBM5的堆叠配置方面，三星正在准备12层、16层和20层DRAM堆叠方案。
在规格方面，三星正在开发中的HBM5的目标是峰值带宽翻倍，每瓦性能提升20%。此外，三星HBM5堆栈将配备热路径块（HPB），以降低热阻并简化散热，预计热阻降低20%。
大规模量产预计在2028年左右启动。
业界普遍关注HBM5如何实现性能翻倍的目标。目前JEDEC对HBM4E的官方标准数据传输速率约为12 GT/s，接口宽度为2048位。
若要在一代之内将带宽翻倍，三星必须在以下路径中做出选择：将单引脚数据传输速率从12 GT/s提升至24 GT/s，或者将接口宽度从2,048位扩至4,096位。
行业分析指出，从每比特功耗（pJ/bit）角度考虑，加宽接口通常比大幅提升信号速率更容易实现——超过20 GT/s的速率对驱动器、接收器、时钟及信号完整性提出极高要求。然而，将接口从2048位扩至4096位会导致TSV/I/O路径、凸点数量翻倍，布线复杂度和基础芯片设计难度急剧上升，可能抵消能效收益。
因此，采用3072位接口并结合适度的速率提升，被部分行业观察者视为更合理的工程折中方案。韩国科学技术院（KAIST）和Marvell此前曾对4096位HBM5接口进行过技术展望，但这并非任何形式的官方规格确认。
此次HBM5路线图的发布正值存储器市场竞争格局微妙之际。据Counterpoint Research数据，三星2026年第二季度以39%的营收份额重夺DRAM市场第一，超过SK海力士（26%）和美光（25%），同时在NAND市场以29.3%的份额保持领先。
HBM5只是三星“CUBE”（Capacity, Utilization, Bandwidth, Efficiency）战略的一部分。Choi在会上表示，三星正通过3D架构突破传统平面电路板的限制——“我们不再受限于印刷电路板的面积，通过垂直扩展，可以在不增加板面积的情况下提升内存容量”。
三星还首次公开展示了更远期的zHBM技术，该架构将HBM直接堆叠在GPU或CPU等逻辑处理器之上，目标性能为HBM4E的8倍，每瓦性能提升3倍，热阻降低75%至90%。
分析指出，三星通过这一系列发布，意在争夺下一代AI存储器市场的话语权——随着AI加速器对内存带宽的需求持续增长，HBM已成为兵家必争之地。如果HBM5能将单堆栈带宽提升至约4 TB/s，到本十年末，AI加速器每个封装配备20至24个HBM堆栈时，系统级封装的总内存带宽有望达到80 TB/s至96 TB/s。
编辑：芯智讯-浪客剑
