三星HBM4E Base Die已完成前段设计，将采用2nm制程代工

1月23日消息，据韩国媒体Thelec报道，三星电子第七代高带宽内存HBM4E 已完成基底芯粒（base die）的前段设计，并正式进入后段（back-end）实体设计阶段，距离投片再向前迈进一步。

所谓后段设计，是指在完成芯片的RTL（寄存器传输层）逻辑设计后，进行实体电路配置与布线的关键阶段。完成后，相关设计数据将交由晶圆代工厂进行投片准备，进入实际制造流程。而据此前的消息显示，预计将会采用三星自家的2nm制程代工。

HBM 的基底芯粒位于整个模块最底层，负责管理上层堆叠DRAM 的数据读写速度、错误修正与信号稳定性，被视为决定HBM 性能与可靠度的关键核心。随着AI 与数据中心客户需求提升，HBM 基底芯粒已不再只是单纯控制元件，而是必须整合更多逻辑功能，以符合不同客户的系统架构需求。因此，自HBM4E开始，三星、SK海力士都计划导入基于逻辑制程的基底芯粒，以便为客户提供符合他们特定需求的基于逻辑基底芯粒的HBM4E。

报道指出，三星近期已重新拟定HBM 产品开发蓝图，并要求供应链伙伴于3月前提交对应供应规划。新蓝图涵盖HBM4、HBM4E 与HBM5 的开发与量产时程，反映三星正加速HBM 商用化进度，并同步拉高定制化比重。

消息人士指出，HBM4 以前仍属相对通用型产品，但自HBM4E 与HBM5 开始，产品设计将高度依赖客户需求调整，基底芯粒的逻辑设计与代工厂之间的协同开发，将成为关键竞争力之一。

目前，三星正同步优化HBM4E 基底芯粒的EDA 工具环境。参与I/O 设计的副总裁Daihyun Lim是为内存接口电路设计专家，2023年加入三星，曾任职于IBM 与GlobalFoundries。

据了解，定制化HBM4E 基底芯粒由1c DRAM 制程HBM4 的原班团队主导，后续也将接手HBM5 的基底芯粒设计工作。

自HBM4起，三星即采取双轨研发模式，分别负责标准型HBM 与定制化HBM。其中，定制化团队主要服务谷歌、Meta 与英伟达等大型AI 客户，近期更扩编。按照规划，HBM4E 预计于2027年推出，HBM5 则计划于2029年推出。

编辑：芯智讯-林子