基于台积电3nm工艺，Alphawave网络芯片流片成功

10月27日消息，网络芯片设计公司Alphawave日前宣佈，旗下 ZeusCORE100 1-112Gbps NRZ / PAM4 成功流片。该芯片将支持 800G 以太网、OIF 112G-CEI、PCIe 6.0 和 CXL3.0 在内的众多标准，同时这也是台积电3nm家族 N3E 制程的首个测试芯片。

Alphawave也预计成为台积电 N3E 制程的首批客户。目前该芯片已通过所有必要的测试，预计将会在台积电的 OIP 论坛上展示。

Alphawave CEO Tony Pialis 表示，很自豪成为首批使用台积电最先进 N3E 制程技术的公司之一，双方的合作伙伴关係将继续带来创新的高速连接技术，为最先进的资料中心提供动力。

根据台积电先前的官方说法，比较 N3 和 N5 制程技术，N3 在相同功号和複杂度的情况下，预计会带来 10% 到 15% 的性能提升，或者在相同频率和电晶体数量中降低 25%-30% 的功耗，同时会将逻辑密度提高约 1.6 倍。

至于，更新的 N3E 是台积电第二代3nm节点制程技术，相较 N5 节点制程，性能提升幅度大概为 18%，或者降低 34% 的功耗，逻辑密度提高约 1.7 倍。而相较首代 N3 制程技术，台积电预计 N3E 将会更广泛地被採用，量产时间为 2023 年中旬或第三季。

事实上，台积电从 2022 年到 2025 年，将陆续推出 N3、N3E、N3P、N3X 等3nm节点制程，后续还预计有优化后的 N3S 制程等，可涵盖智能手机、物联网、车用芯片、高性能计算等不同平台的使用需求。

台积电在 N3 节点制程上仍使用 FinFET 鳍式场效应电晶体架构技术，不过可以使用 FINFLEX 技术，扩展制程技术的性能、功率和密度范围，允许晶片设计人员使用相同的设计工具，为同一芯片上的每个关键功能块选择最佳选项，进一步提升 PPA （功率、性能、面积）。

编辑：芯智讯-林子   来源：technews