摘要:2019年9月4日,英特尔在北京召开了“英特尔先进封装技术解析会”,芯智讯也受邀参与了此次活动,得以对英特尔先进的多芯片封装架构,以及全新的封装技术一窥究竟。

众所周知,目前半导体工艺的提升都是通过不断的缩小晶体管的尺寸来实现的,但是随工艺制程的继续向着更小的5nm、3nm、2nm甚至是1nm推进,已经是越来越逼近物理极限,难度也越来越高,所需要付出的代价也是越来越高。英特尔也在其10nm(相当于台积电的7nm)工艺上遇到了阻力,导致一再跳票。这也使得外界关于“摩尔定律已死的言论”甚嚣尘上。

对此,英特尔在继续推进先进制程工艺的同时,也寄希望于通过先进的封装工艺,通过提升多芯片的集成封装密度、降低整体的面积、提升带宽及连接速度,来实现对于摩尔定律经济效益的继续推动。

2019年9月4日,英特尔在北京召开了“英特尔先进封装技术解析会”,芯智讯也受邀参与了此次活动,得以对英特尔先进的多芯片封装架构,以及全新的封装技术一窥究竟。

架构创新,将推动摩尔定律继续前行

前面提到,现在半导体制程工艺已经开始越来越毕竟物理极限,制程工艺的提升越来越困难,同时所需要付出的代价也是越来越高。对此,业界也纷纷开始聚焦于通过架构创新等新的技术手段来继续推动“摩尔定律”的经济效应。

所谓架构创新,一方面是采用全新的非冯诺依曼架构(比如一些ASIC、类脑芯片等);另一方面则是将芯片工艺由原来的2D转向2.5D/3D堆叠;同时亦可通过各种不同架构的芯片组合成一个“混搭”的异构SoC。

摩尔定律的新推力,英特尔先进封装技术详解-芯智讯

也就是说,在制程工艺不提升的情况下,我们可以通过异构的方式,把不同的计算模块放在一起,以2D或3D方式集成,进一步提高处理密度。还可以通过新型的处理架构,比如针对AI算法的定制化的ASIC处理器架构,可以大幅度的提高AI处理性能。这些技术组合起来使用,仍然可以继续推动摩尔定律前进,维持摩尔定律经济效益,使得用户可以以同样的价钱买到指数级上升的数据处理或者数据存储能力。

先进封装技术成关键

不管是将芯片由原来的2D转向2.5D/3D堆叠,还是“混搭”的异构SoC,都离不开先进的封装技术。

去年,为了更好地面向以数据为中心的、更加多元化的计算时代,英特尔围绕自身在半导体技术和相关应用方面的能力提出了构建“以数据为中心”战略的六大技术支柱,即:制程和封装、架构、内存和存储、互连、安全、软件。可以看到,封装技术正是其中重要一环。

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▲英特尔制程及封装部门技术营销总监Jason Gorss介绍英特尔六大技术支柱

英特尔制程及封装部门技术营销总监Jason Gorss表示:“在全部的六大技术支柱领域,可以说没有任何一家企业可以像英特尔一样,能为所有客户和相关方提供如此全面的解决方案。”而制程和封装作为六大技术支柱的首个要素,实际上对其他五大要素来说是重要的核心,也是其他技术支柱发展的重要基础。封装不仅仅是芯片制造过程的最后一步,它也正在成为芯片产品性能提升、跨架构跨平台、功能创新的催化剂。

具体来说,英特尔的多芯片封装架构(即MCP),基本原则都是使用最优工艺制作不同IP模块,然后借助不同的封装方式,在一个封装内实现多个芯片间以及与小芯片之间的高带宽、低时延的高速互联,构成一个异构计算平台,同时使得整个芯片封装体实现类似单芯片SoC的性能。而要实现类似SoC的性能,就必须要确保在整个裸片上的小芯片连接必须是低功耗、高带宽、低时延、高性能的。

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为了做到这一点,所有的封装都力求做到尺寸最小,做到足够的轻薄,同时,不同元件间的信号传递也必须要是非常高速的,这对多芯片封装技术提出了新的挑战。

而为了实现更小的封装尺寸,内部所有的裸片之间需要实现更进一步的互连微缩,必须缩短所有桥凸之间的间距,同时整个I/O的密度也要进一步得到提升,以确保信号的高速传递。

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另外,在封装轻薄化方面,2014年之时,英特尔就将封装的核心厚度降低到了100μm。2015年又推出了无核基板封装技术(即去掉了PCB板当中的硬核层),进一步降低了封装的核心厚度。此外,英特尔还计划未来把硅片直接放到封装里面,即嵌入式桥接。英特尔认为未来无核和嵌入式桥接将是一大趋势。

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随着整个异构多芯片封装尺寸及厚度的缩小,裸片间连接更紧密以及I/O密度的提升,电压调节会做得更加高效,信号的传递也更加的高速,延迟也可以得到下降。

此外,英特尔的多芯片封装架构还支持多种不同工艺制程节点的芯片的混合集成,其中的关键技术就是EMIB

1、EMIB:支持多种不同制程工艺的异构多核心封装

早在2017年英特尔就推出了EMIB(Embedded Multi-Die Interconnect Bridge,嵌入式多核心互联桥接)封装技术相结合,可以将不同类型、不同制程的小芯片IP以2D的形式灵活组合在一起,形成一个类似SoC的结构。

我们都知道,传统的SoC芯片,CPU、GPU、内存控制器、通讯单元及I/O核心在SoC当中,通常都只能使同用一种工艺制造,这也使得成本较高,但是实际上,CPU、GPU等核心往往对于制程工艺要求较高,而其他部分对于制程工艺要求并不高。利用EMIB封装,则可以将例如7nm的CPU、GPU,与10nm的内存控制器、通讯单元及I/O核心以封装的形式集成在一起,这样可以在实现类似SoC效果的同时,进一步降低成本。

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根据英特尔的资料显示,EMIB的IO/mm/层 的数量将可由典型的有机封装的48个提高到1024个。这也意味着在EMIB技术之下,不同制程的芯片在一个封装内能够实现非常高速的互联。

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目前英特尔的EMIB技术已经实现了112Gbps的互联速度,并且正在努力迈向224Gbps。而这主要是通过电介质材料发明和金属表面粗糙度降低损耗使用路由/平面模板和电介质堆栈设计IP来实现的。

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▲现场展示的基于EMIB封装技术的芯片

2、Foveros 3D封装技术

前面主要介绍的是英特尔的2D封装技术,但是实际上,3D封装才是真正能够进一步大幅提升多核心异构集成的整体性能的关键性技术。

在2018年年底的Intel架构日活动上,Intel推出了业界首创的3D逻辑芯片封装技术——Foveros 3D,它可实现在逻辑芯片上堆叠不同制程的逻辑芯片。以前只能把逻辑芯片和存储芯片连在一起,因为中间的带宽和数据要求要低一些。而Foveros 3D则可以把不同制程的逻辑芯片堆叠在一起,裸片间的互联间隙只有50μm,同时可保证连接的带宽足够大、速度够快、功耗够低,而且3D的堆叠封装形式,还可以保持较小的面积。

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有了Foveros 3D封装技术,设计人员可在新的产品形态中“混搭”不同的技术专利模组与各种储存芯片和I/O配置。并使得产品能够分解成更小的“经畔组合”,其中I/O、SRAM和电源传输电路可以整合在基础晶圆中,而高性能逻辑“晶圆组合”则堆叠在顶部。

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从英特尔公布的路线图来看,目前2D EMIB封装技术的裸片间距可以做到55μm,而3D Foveros封装技术的裸片间距可以做到50μm,而在未来,英特尔希望将2D EMIB封装技术的裸片间距缩小到30μm-45μm,3D Foveros封装技术的裸片间距进一步降低到20μm-35μm(有焊料)或小于20μm(无焊料)。

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▲现场展示的融合3D Foveros封装技术的Lakefield产品

英特尔三项全新先进芯片封装技术

除了EMIB、Foveros 3D等封装技术之外,在今年7月于美国旧金山举行的SEMICON West大会上,Intel又公布旗下三项全新的先进芯片封装技术:Co-EMIBODIMDIO

1、Co-EMIB

Co-EMIB就是利用高密度的互连技术,将EMIB 2D封装和Foveros 3D封装技术结合在一起,实现高带宽、低功耗,以及相当有竞争力的I/O密度。

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Co-EMIB能连接更高的计算性能和能力,让两个或多个Foveros元件高速互连,从而基本达到接近SoC性能,还能以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块。

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▲英特尔院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan介绍

介绍多芯片封装与Co-EMIB

英特尔院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan在会上介绍Co-EMIB技术时也表示:“英特尔推出的Co-EMIB技术可以理解为EMIB和Foveros两项技术的结合,在水平同物理层互连和垂直互连同时,实现Foveros 3D堆叠之间的水平互连。这样以来不管是2D水平互连还是3D堆叠互连,单片与单片之间都可以实现近乎于SoC级高度整合的低功耗、高带宽、高性能表现,为芯片封装带来绝佳的灵活性。”

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▲现场展示的Co-EMIB样品

2、ODI全方位互联技术

ODI全称是Omni-Directional Interconnect,也就是全方位互连技术,可以为封装中小芯片之间的全方位互连通信提供更大的灵活性。

Omni-Path正是Intel用在数据中心里的一种高效互连方式。Directional(方向性)所代表的,则是ODI既可以水平互连,也可以垂直互连。

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在ODI封装架构中,顶部的芯片既可以利用EMIB技术与同一平面下的其他芯片进行水平方向上的通信,也可以通过硅通孔(TSV)技术与下面的底部裸片进行垂直方向上的通信,即可实现全方位的互联通信。

ODI也可利用更大的垂直通孔,直接从底部的封装基板向顶部裸片供电,比传统硅通孔更大、电阻可以更低,因而可提供更稳定的电力传输,同时通过堆叠实现更高的带宽和更低的时延。这种方法可减少基底芯片所需的硅通孔数量,为有源晶体管释放更多的面积,并优化了裸片的尺寸。

3、MDIO

MDIO(Multi-Die IO),即多裸片输入输出,是AIB(高级互连总线)的进化版,为EMIB提供一个标准化的SiP PHY级接口,可互连多个小芯片。

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与AIB技术相比,针脚带宽从2.0Gbps提高到5.4Gbps;Shoreline带宽密度由64GBps/mm提高到了200GBps/mm;Areal带宽密度也由150198GBps/mm²提高到了198GBps/mm²;I/O电压摆幅度从0.9V降低至0.5V。即便是相比台积电新推出的LIPNCON²,MDIO也有着不小的优势,特别是在Shoreline带宽密度上。

面向未来,互连封装技术发展方向

除了以上介绍的已经落地和即将落地的众多先进的封装互联技术之外,英特尔还面向未来做了很多的技术研究。

英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini表示,封装互连技术实际上有两种主要的方式,一种是把主要的相关功能在封装上进行集成。另外一个则是SoC片上系统分解的方式,把具备不同功能属性的小芯片来进行连接,并放在同一封装里,通过这种方法可以实现接近于单晶片的特点性能和功能。不管是哪一种选择都需要英特尔着力去探索实现密度更高的多芯片集成。

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▲英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini

对于未来封装互联技术的发展,Adel Elsherbini介绍了具体的三种微缩方向:

1、用于堆叠裸片的高密度垂直互连:

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高密度垂直互连技术的优劣,主要是靠每平方毫米内所能容纳的桥凸数量(也即桥凸的间距大小)来进行界定,数量越大(间距越小),则数据传输的带宽更大,传输速度更快,延迟更底。目前英特尔的高密度垂直互连技术的桥突间距可以做到50μm,即400个桥凸/mm²。

但是随着摩尔定律的继续推进,芯片的尺寸可能会变得越来越小,这样为了保证足够的带宽,必须要进一步缩小桥凸间距,提升单位面积下的桥凸数量。而传统基于焊料的技术已经快要到极限了,因此,这就需要使用全新的技术,其中一个就是混合键合,即非焊料的焊接技术。

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如上图所示:两个晶圆,先是对顶部晶圆进行抛光,经过单切过程,经过对它的清洁,然后再到底部晶圆。这套工艺可以实现并排互连的桥凸。这里通过一套热退火的工艺流程对它进行基础填充,经过裸片间填充和后处理就可以实现更好的桥凸之间的互连,然后再把整个裸片集成到晶圆。

Adel Elsherbini表示:“在英特尔,我们除了有专门的独有的设计规则之外,我们也会进行材料方面的开发,通过这两套专有的解决方案,就可以更好的完成整套工艺和流程。”

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从上图右侧图中的数据我们可以看到,通过混合键合的方法,在桥凸间距上可以做到10μm,除此之外在桥凸和互连密度上也可以做到更好。

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与正常的桥凸间距相比,如果把间距缩短到10μm,可以看到总电容差别可以达到5倍以上,同时延迟可以下降功耗也可以大幅度降低。

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此外,如果通过中介层对裸片进行互连,那么裸片之间的信号传导必须要通过中介层,再到上方的裸片,然后再到小芯片。这会造成整个信号传导的时间会比较长,因为整个的距离比较长,电容电压会上升,也会造成功耗上升。所以上方裸片到下方裸片之间的间距需要进一步缩短。这个可以通过缩短互连引线的长度的长度来实现。

2、实现大面积拼接的全局的横向互连(ZMV);

全横向互连技术,主要衡量的指标是每毫米的引线数量。我们可以做到在小芯片之间的高密度互连。

未来随着小芯片尺寸越来越小,可能在整个封装层面都可以实现小芯片互连,当然也必须要控制成本。

作为横向互连,其中很重要的需要考虑的就是直线间距。随着直线间距越来越短,我们在同样面积下就可以安装更多硅片,同时信号之间的传导距离也会越来越短。现在业界基本上会使用硅后端布线的方式来实现。如果使用有机中介层的话,则会是更好的方案,因为它比硅的成本更低。

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但是,用有机物中介层会有一个巨大的弱势,就是必须要进行激光钻孔,而进行激光钻孔就需要比较大的焊盘。如果说是信号需要在这些比较大的捕获焊盘之间传递,它的密度就会受限,也会影响它的性能。

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▲左边就是前面提到的有机中介层中间比较大的焊盘。最右边的图是具体的显微结构,其中右下角是导线,左边是通孔,使用英特尔仿真技术,可以实现孔宽和导线宽度的一致性。

而为了解决这一挑战,英特尔也开发了基于光刻定义的通孔,而导线和通孔的的宽度是一致的,这样就不需要焊盘进行连接,这一切可以在不牺牲传导速度的情况下做到。因为它是光刻定义的,所以我们可以通过光刻的方法对它进行放大。

3、第三个则是前面介绍的可以带来更高性能的全方位互连(ODI)

ODI可以实现垂直以及横向的同时互连,并且允许将不同的逻辑计算单元整合在一个系统级封装里,这是英特尔先进封装技术一个非常显著的优势,同时也是未来先进封装技术发展的一大方向。

小结:

通过前面的介绍,我们不难看出,英特尔在先进封装技术领域有着非常深厚的积累,即便是与全球最大的晶圆代工厂——台积电相比,也有着非常强大和领先的优势。虽然当前英特尔一直引以为傲的先进制程工艺遭遇了一些阻力,但是也正因为如此,英特尔的先进封装技术的价值在此时也显得更为凸出,非常适用于对成本和性能要求更高的异构SoC,成为了继续帮助英特尔推动摩尔定律的经济效益的重要动力。

不过需要指出的是,目前英特尔并没有将其先进封装技术向第三方开放授权的计划。当然,芯片设计厂商依然可以通过与英特尔的晶圆代工部门合作,从而获得相关的技术支持。

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▲英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi

“作为一家垂直集成的IDM厂商,以及具备六大领域的领先技术,英特尔在异构集成时代拥有无与伦比无的优势,从晶体管再到整体系统层面的集成,英特尔都能提供全面的解决方案。在面向“以数据为中心”的计算时代,英特尔先进封装技术与世界级制程工艺结合,将成为芯片架构师的创意调色板,引领半导体行业持续向前。”英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi非常自豪的说到。

编辑:芯智讯-浪客剑